97年度冬学期試験問題と解答

[問題]
電子デバイス基礎試験問題
  1998/3/3 岡部 洋一
1. 以下の用語について全体で半ページぐらいにまとまるよう、簡単に説
明せよ(各5点)
  (a) pn積
  (b) 空乏層
  (c) イオン照射
  (d) パストランジスタ
2. n-MOS FETについて次の各問に答えよ(各10点)
  (a) 断面形状と、各部の名称、n-MOS FETの用語の由来を示せ。
  (b) 作成法する際に必要なマスクと各プロセスを簡単に示せ。
  (c) Vds≧0の場合の特性を式と図で示せ。特性は三つの領域に分類されるが、
各領域の特性の名称と成立条件、簡単な動作原理を書くこと。
  (d) 上記の結果より、それぞれの領域に対応して、Vds<0における特性を式
と図で示せ。
  (e) c-MOS inverterの入出力伝達特性を、n-とp-MOS FETの特性から簡単に
求め、説明と図示せよ。
  (f) Dynamic D-FFの回路、動作原理を示せ。
  (g) 同期式を前提として、二進カウンタの状態遷移図、状態遷移表、
NAND-NAND形式の回路図を示せ。遅延要素はブラックボックス化し、多入力ゲー
トは簡易記法により示せ。
  (h) 同じ回路をNOR-NOR形式で実現せよ。なぜ、そのような回路でよいかを簡
単に説明すること。

[解答]
1.
  (a) pn積: 半導体中のキャリヤである正孔と電子は化学反応をして消しあっ
たり、逆にペアで生成したりするので、化学平衡の式、pn=一定が成立する。
  (b) 空乏層: pn接合界面ではキャリヤの再結合が起こり、両側にキャリヤが
ほとんどいない領域が発生する。これを言う。逆方向バイアスで幅が拡がる。
  (c) イオン照射: 半導体中に不純物を入れるために、高電圧でイオンを加速
して打ち込むこと。
  (d) パストランジスタ: 信号の伝達を開閉するFETを用いたスイッチで、FET
のソースドレインが伝達方向になるように挿入する。c-MOSの場合はp-MOSと
n-MOSを並列にいれ、p-MOSゲートには制御信号を反転したものを入れる。

2.
  (a) 断面形状と、各部の名称、n-MOS FETの用語の由来を示せ。
  断面形状の図は略。上から順に金属(M)酸化物絶縁物(O)半導体(S)と積層す
るためMOSと言う。nはキャリヤ電荷の符号でこの場合は電子、FETはfield
effect transisitor(電界効果トランジスタ)の略、電荷の流れを制御する金属
電極はゲート、両側の電子溜であるn領域(あるいはそこに付けられた電極)は
ソース、ドレインと呼ぶ。通常は電子を放出する側をソース、高い電圧を掛け
て電子を受け取る側をドレインと呼ぶ。ゲート直下の半導体部分はp領域であ
りサブストレート、そこにゲートに正電圧を掛けたときにできる電子の薄い領
域はチャネルと呼ばれる。
  (b) 作成法する際に必要なマスクと各プロセスを簡単に示せ。
  必要なマスクは、(p-wellマスク、)拡散マスク、ゲート(poly Si)マスク、
金属マスクである。(まず厚膜酸化し、p-wellマスクでwellの部分を抜いてpを
拡散、次に再び)厚膜酸化し、拡散マスクで拡散領域を抜く。薄膜酸化後、
poly Siを蒸着しゲートマスクで必要部分を残す。全体にn拡散を行う。最後に
金属を蒸着後金属マスクで必要部分を残す。
  (c) Vds≧0の場合の特性を式と図で示せ。特性は三つの領域に分類されるが、
各領域の特性の名称と成立条件、簡単な動作原理を書くこと。
  図は略。各式の不等号には等号が入ってもよい。
・遮断(cut off)領域: I_d=0  (VgsVth, Vds>0, VdsVth, Vds>Vgs-Vth)
遮断領域ではゲート電圧が低く、電子をゲート下に引き出せずチャネルが形成
されない。抵抗領域ではVgs-Vthに比例してチャネルが形成されほぼ抵抗状態
になるが、Vdsが高すぎるとドレイン側でゲートチャネル間電圧が下がり、そ
の効果が半分寄与してくる。飽和領域ではドレイン電圧が高いため、断固電子
をドレインに引き抜こうという効果とゲートドレイン電圧低下によるチャネル
を消そうとする効果が相殺し、ほぼ一定の電流が流れる。
  (d) 上記の結果より、それぞれの領域に対応して、Vds<0における特性を式
と図で示せ。
  図は略。上式でdとsを交換し、Idを-Idにしたものを整理すればよい。
・遮断(cut off)領域: I_d=0  (Vds>Vgs-Vth)
・抵抗領域: I_d=A(Vgs-Vth-(1/2)Vds)Vds  (Vds>Vgs-Vth, Vds<0, Vgs>Vth)
・飽和(pinch off)領域: I_d=(1/2)(Vgs-Vds-Vth)^2  (VdsVth)
  (e) c-MOS inverterの入出力伝達特性を、n-とp-MOS FETの特性から簡単に
求め、説明と図示せよ。
  IdとVoutを軸に持つ座標系に、n-MOS特性を描く。また、p-MOSの特性をVout
軸上のVddを原点として第2象限に対して描く。Vinを上げていくと、n-MOSの特
性は電流が流れるように推移していき、一方p-MOSの特性は電流が流れなくなる
ように推移していく。交点を求め、Voutを読むと、次の結果が得られる。
なおn-MOSのVth=0.2Vdd、p-MOSのVth=-0.2Vddとした。
・Vin<0.2Vdd: Vout=Vdd。
・0.2Vdd0.8Vdd: Vout=0。
  (f) Dynamic D-FFの回路、動作原理を示せ。
  インバータ、パストランジスタ、インバータ、パストランジスタと繋ぐ。イ
ンバータで増幅された信号はパストランジスタで次段に伝えられるが、パスト
ランジスタがOFFでも、その信号レベルはゲートや配線の容量により保持され
るので、パストランジスタがONになって異なるレベルが与えられるまで、出力
は維持される。ポイントは二つのパストランジスタが同時にONとなることはな
いよう、二つのクロックを使って交互にONとなることであり、これによりrat
racingが抑えられる。
  (g) 同期式を前提として、二進カウンタの状態遷移図、状態遷移表、
NAND-NAND形式の回路図を示せ。遅延要素はブラックボックス化し、多入力ゲー
トは簡易記法により示せ。
  状態遷移図は略。状態遷移表は次の左のようになる。
OR=NOT(AND(NOT))=NAND(NOT)と変形できることから、OR(AND)=NAND(NAND)と書
けるので右の配線図が得られる。
IN STATE | STATE OUT	+-o-+-o-N-+-+	NはNAND
 0   0   |   0    0	o-+-+-o-N-o-+	oは接続
 1   0   |   1    0	+-o-o-+-N-o-+	+は非接続
 0   1   |   1    0	o-+-o-+-N-+-o	IはNOT
 1   1   |   0    1	| I | I   N N	DはD-FF
			o-o o-o   | |  
			IN    o-D-o OUT
  (h) 同じ回路をNOR-NOR形式で実現せよ。なぜ、そのような回路でよいかを
簡単に説明すること。
  OR(AND)のAND=NOT(OR(NOT))=NOR(NOT)と変形できることより、入力の結線を
反転しておけば中間出力は前問と同じになる。ORはそのままでよいが、NORし
か使えないから、OR=NOT(NOR)で、NORの出力を反転させる。したがって、
o-+-o-+-N-+-+	NはNOR
+-o-o-+-N-o-+	oは接続
o-+-+-o-N-o-+	+は非接続
+-o-+-o-N-+-o	IはNOT
| I | I   N N	DはD-FF
o-o o-o   I I  
IN    o-D-o OUT