n-MOS FETの静特性

**Figure 2.1:** n-MOS FETの構造
$\begin{figure}\vspace{1in} \end{figure}$

まず FET の特性を考えよう。図 2.1 に示すように、FET の主たる二電極はドレイン (drain) とソース (source) である。また、制御電極はゲート (gate) と呼ばれる。 FET の主たる二電極間の領域には絶縁体を挟んでゲートが存在するが、ゲートに正の電圧をかけると、ソース電極やドレイン電極の接続された半導体部分に沢山入っている電子が、ゲートの直下に引き出され、両電極間を電気的に接続する。こうした電子の接続部分をチャネルという。ゲートにもっと電圧をかけると、より多量の電子が誘起され、両電極間はより強く接続される。逆にゲートに負の電圧をかけると、電子はソースやドレインに引っ込んで、チャネルは消失してしまい、両電極間の接続が切れる。

このように負 (negative) のキャリヤである電子を利用して、両電極間の断接を行うタイプの FET を、n-MOS FET という。 MOS とはここに示した FET の構造を示す。つまり、ゲートの金属 (metal)、絶縁体の酸化物 (oxide)、チャネルの形成される部分の半導体 (semiconductor) の頭文字を採ったものである。

FET には正 (positive) のキャリヤである正孔を利用した p-MOS FET もある。 p-MOS FET では、ソース電極やドレイン電極の接続された半導体部分には正孔が沢山入っている。したがって、ゲートに負の電圧をかけると、正孔のチャネルが形成され、ゲートを負にすればするほど両電極間は電気的に強く結合する。また、ゲートを正にしていくと正孔チャネルは消失する。

n-MOS FET の電気特性を、もう少し正確に調べてみよう。ゲートに正方向の電圧をかけていくと、電子が誘起されてチャネルが形成されるが、チャネル中に誘起される電子の総電荷量は、ゲートの静電容量を

とすると、

$\displaystyle Q=-C_gV_{gc}=-\frac{\varepsilon LW}{t}V_{gc}$

(2.1)

で与えられる。

はチャネル長、

はチャネル幅、

は絶縁膜の厚さである。また、 $V_{gc}$ はゲートとチャネル間の電圧差である。

実際の素子では、ゲート絶縁膜の中や絶縁膜と半導体界面や半導体中に固定電荷

があり、ゲートの電荷とこれらとチャネル電子の合計が対向して静電容量を形成するため、

$\displaystyle Q=-\frac{\varepsilon LW}t(V_{gc}-V_{th})$

(2.3)

ドレインにソースより僅かに高い電圧 $V_{ds}$ をかけて、チャネル電子をドレイン側に引き出して見よう。電子は負電荷であるから、こうするとドレインからソース側に電流が流れる事になる。この電流をドレイン電流と呼ぶ。ドレイン側からソース側にかけて電界が発生するが、電子はこの電界に引かれてドレイン側にある速度で移動していく。ミクロに見ると電子は最初は加速されるが、やがて半導体から摩擦を受けるようになり、一定の終端速度で運動するようになる。この終端速度はほぼ電界に比例するので、

と表すことができる。比例定数は移動度 $\mu$ と呼ばれる。電界は

をチャネル長として

となるから、電子の速度を求めることが可能となる。さて、速度が与えられると電子がソースからドレインまで抜ける時間が計算できる。

の負電荷がこれだけの時間でソース側に現れるので、ドレイン電流は

$\displaystyle I_d=-\frac Qt=C_g(V_{gc}-V_{th})\frac vL =\frac{\mu\varepsilon W}{Lt}(V_{gc}-V_{th})V_{ds}$

(2.7)

さて、問題は $V_{gc}$ である。と言うのはドレインとソース間に電圧をかけているので、チャネル内の電位は一定ではないからである。一つの近似としてソースとドレインの平均電圧を考え、それを基準にしたゲート電位と理解して見よう。すると $V_{gc}=(V_{gs}+V_{gd})/2=V_{gs}-V_{ds}/2$ となるから、

$\displaystyle I_d=\frac{\mu\varepsilon W}{Lt} \left(V_{gs}-V_{th}-\frac{V_{ds}}2\right)V_{ds}$

(2.8)

この関係は $V_{gs}-V_{th}\ge 0$ でかつ $V_{gd}-V_{th}\ge 0$ の条件で成立する。この二つの条件を満たす動作領域を抵抗領域と呼ぶ。この領域の特性は

が $V_{ds}$ の二次式で与えられることを示しているが、上記条件を考えると図2.2に示すように、放物線となる。後の条件は $V_{ds}\le V_{gs}-V_{th})$ と変形できるので、抵抗領域は原点から放物線の最大点までとなる。

**Figure 2.2:** n-MOSの静特性
$\begin{figure}\vspace{1in} \end{figure}$

この図にはドレイン-ソース電極間の電圧-電流特性を示してある。つまり、ゲート電圧 $V_{gs}$ を固定して、ドレイン電圧 $V_{ds}$ を変えていったときのドレイン電流

の変化を一本の曲線で示している。 $V_{gs}$ を別の電圧に固定すると、別の

と $V_{ds}$ の関係を示す曲線、

- $V_{ds}$ 特性が得られる。

- $V_{ds}$ 特性といった場合の'-'は、引き算ではなく

対 $V_{ds}$ の意味なので注意。曲線群をまとめて n-MOS FET の静特性という。通常、n-MOS FET は $V_{ds}$ を正にして使うことが多いので、その部分だけを示してある。

前の条件の成立しない場合を考えると、 $V_{ds}\ge 0$ の条件から、後の条件も当然成立しなくなる。つまり、チャネル全体にわたって、ゲート電圧が電子を誘起できる程度に高くないことを示している。したがって、電流はまったく流れない。こうした領域は遮断領域と呼ばれる。つまり、図でいうと、 $V_{gs}\le V_{th}$ であると、電流は流れず、

軸上に張りついてしまう。

前の条件は成立するが、後の条件が成立しない場合を考える。この場合、ソース側ではチャネルが形成されるが、ドレイン側はチャネルを形成しないかに見える。しかし、ドレイン電圧はキャリヤをソースから引き出すために高くされ、その結果高くなりすぎて、 $V_{gd}-V_{th}$ が負になったものであり、実際には電流は流れる。ドレイン電圧を上げたことにより、チャネルが形成しづらくなる効果とドレインが強い力で電子を引っ張ることにより、ドレイン付近のチャネルでは、僅かな電荷が高速で流れることになる。このような言わば首を締めるような効果は、流体力学などでもよく見られるピンチオフというもので、電流はほぼ一定に保たれ、この領域の動作は飽和領域と呼ばれる。

飽和領域では、ドレイン電圧が十分高いため、ドレイン付近のチャネルはゲートの影響よりもドレインの影響が大きくなる。このため、先に述べた静電容量による簡単な解析は有効ではなくなる。しかし、ソース付近では静電容量近似が効くため、電流はソース付近で決定され、その結果は、ほぼ一定電流になることが示される。

$\displaystyle {I_d=A\left(V_{gs}-V_{th}-\frac{V_{ds}}2\right)V_{ds}}$ 抵抗領域: $\displaystyle 0\le V_{gs}-V_{th}\le V_{ds}$
$\displaystyle {I_d=0}$ 遮断領域: $\displaystyle 0\ge V_{gs}-V_{th}$
$\displaystyle {I_d=\frac A2(V_{gs}-V_{th})^2}$ 飽和領域: $\displaystyle V_{ds}\ge V_{gs}-V_{th}$